Mehrkernprozessoren brauchen einen intelligenten Systembauplan

Mehr Leistung durch immer höhere Taktfrequenzen – dieser Weg hat sich bei Prozessoren als nicht weiter gangbar erwiesen. Heute sind es Multi-Core-CPUs, welche die Leistung von Servern beschleunigen. Ihre Entwicklung stellt die Entwickler vor neue Herausforderungen: Ohne effiziente Kommunikation zwischen Chip und Schnittstellen bleibt der Mehrkernprozessor unter seinen Möglichkeiten.

Bei integrierten Schaltkreisen (ICs) wird bereits heute an physikalischen Grenzen »gekratzt«, und das stellt die Entwickler vor neue Herausforderungen. So wird eine weitere Erhöhung der Taktrate durch die Lichtgeschwindigkeit beschränkt. Bei einer 5-GHz-CPU von IBM beispielsweise ist ein einzelner Taktzyklus nur noch 0,2 Nanosekunden lang. In dieser Zeit legt das Licht im Vakuum gerade einmal sechs Zentimeter zurück. Der Strom kommt noch auf drei Zentimeter.

Dabei ist zu berücksichtigen, dass ein halber Taktzyklus eine logische 1 darstellt, und die zweite Zyklushälfte eine logische 0. So bleiben nur 0,1 Nanosekunden, um den Wechsel von 0 auf 1 oder zurück von 1 auf 0 durch eine CPU hindurch zu propagieren. Das bedeutet: Eine synchron getaktete CPU darf eigentlich gerade noch eine Diagonale von 1,5 Zentimetern haben, soll der Chip nicht aus dem Tritt geraten.

Bei solch kurzen Zeitfenstern kommt selbst die Latenzzeit von Caches ins Spiel. So hat ein heutiger Level-1-Cache Latenzen zwischen 3 und 5 ns. Beim Level-2 Cache sind bis zu 15 ns Zugriffszeit keine Seltenheit. Muss eine CPU Daten aus dem Hauptspeicher anfordern, können Zugriffszeiten von bis zu 480 ns entstehen, abhängig von der Größe des Servers – für einen Prozessor eigentlich schon eine Ewigkeit.

Fast alle Hersteller von Server-Prozessoren haben erkannt, dass mit der Steigerung der Taktfrequenz nicht mehr Geschwindigkeit aus den Prozessoren herausgeholt werden kann. Daher setzen sie heute auf Multi-Core- und Multi-Thread-Architekturen. Das ist auch aufgrund des Mooreschen Gesetze sinnvoll. Es besagt, dass sich alle 18 Monate die Anzahl der Transistoren, die man auf einem Chip unterbringen kann, verdoppelt.

Dennoch werden selbst hier ersten Grenzen sichtbar, weil die Sperrschichten bei den Transistoren mittlerweile nur noch wenige Atome dick sind.

1. Mehrkernprozessoren brauchen einen intelligenten Systembauplan
2. Hindernis Latenzzeit
3. Vier statt zwei Kerne bringen weniger als 100 Prozent Leistungszuwachs
4. Direkter Zugriff auf Netzwerkschnittstellen verbessert Performance